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10nm后半導體行業(yè)該如何布局？三星、臺積電給出了答案
2017年3月，三星和臺積電分別就其半導體制程工藝的現(xiàn)狀和未來發(fā)展情況，發(fā)布了幾份非常重要的公告。
三星表示，該公司有超過7萬個晶圓加工過程都采用了第一代10nm FinFET工藝，未來這一數(shù)量還會繼續(xù)增加，同時，三星還公布了未來的即將采用的工藝路線圖。特別是，三星計劃在未來公布三個工藝。目前為止，我們對于這三個工藝均一無所知。
另一方面，臺積電表示采用其第一代10nm工藝的芯片將會很快實現(xiàn)量產(chǎn)。同時，在未來幾年，臺積電將會陸續(xù)推出幾項全新的工藝，這其中就包括將在2019年推出的首款7nm EUV工藝。
10nm: 三星還在不斷推進
眾所周知，2016年11月份，三星已經(jīng)開始將10LPE制造技術應用到其生產(chǎn)的SOC中。這一制造技術與三星之前使用的14LPP工藝相比，將能夠縮小30%的晶片面積，同時能夠降低40%的功耗或者是提高27%的性能（以同樣的能耗）。到目前為止，三星已經(jīng)用該技術加工量超過七萬片晶圓，從這一過程中規(guī)可以大概估算出三星的技術（考慮到10nm的工藝生產(chǎn)周期為90天左右）。
同時，我們應當知道的是，三星目前還沒有推出很多10nm工藝的產(chǎn)品：只有三星自己的Exynos系列和三星為高通代工的835芯片使用了三星的10nm工藝。
除了以上產(chǎn)品之外，三星計劃在2017年底量產(chǎn)采用第二代10nm工藝的芯片，也就是三星所說的10LPP工藝。未來，三星將會在2018年底推出采用第三代10nm工藝的芯片（10LPU）。去年，三星曾表示，10LPP工藝比現(xiàn)有的10LPE工藝提高了10%左右的性能，而10LPU工藝具體細節(jié)目前還一無所知。
但是我們可以肯定的是，10LPU工藝必然在性能，功耗和芯片面積上有所提升，但是具體在哪一方面會有巨大突破，目前還不甚明朗。隨著這一工藝的出現(xiàn)，三星也將會和Intel在14nm上推出三代不同的改進工藝一樣，在10nm上推出三種不同的改進工藝。
不過值得注意的是，三星在14nm上并沒有推出14LPC工藝的產(chǎn)品，那么我們可以猜測，在10nm上，三星也不會推出對應工藝的產(chǎn)品。
這是否意味著，三星推出的10LPU工藝主要針對的是超小型的、超低功耗的應用各種新興應用呢？三星還沒有給出確切的回答。
10nm: 臺積電已經(jīng)準備好了
至于臺積電，其10nm工藝（CLN10FF）已經(jīng)有12和15兩個工廠能夠達到合格要求，其大規(guī)模量產(chǎn)大概時間為2017年下半年。預計未來這兩個工廠每季度能夠生產(chǎn)上萬片芯片。臺積電希望能夠不斷增加產(chǎn)能，計劃在今年出貨40萬片晶圓。
考慮到FinFET技術冗長的生產(chǎn)周期，臺積電想要提高10nm工藝的產(chǎn)能來滿足其主要客戶的芯片需求，還需要很長的產(chǎn)能爬坡時間。那么蘋果如果想要使用采用這一工藝的芯片，為其今年九月或者是十月推出新手iPhone進行大量備貨，在前期還是非常困難的。
CLN10FF技術與CLN16FF+技術相比到底存在多少優(yōu)勢，這個問題在臺積電內(nèi)部已經(jīng)進行過多次討論，該工藝明顯是針對移動設備使用的SOC，而不是為普通芯片廠商準備的。在相同的功率和復雜性上，該工藝能夠提高50%的芯片密度。如果采用同一頻率和復雜性，同時降低40%的功耗，同樣能夠帶來20%的性能提升。
與三星不同的是，臺積電并不打算在10nm工藝上推出多個改進型工藝。臺積電預計在明年直接推出7nm工藝。7nm對于半導體制造工藝來說是非常重要的里程碑，吸引了很多設計者為之努力。
但是，臺積電的野心明顯不止于此，臺積電未來還打算推出多種專門針對超小型和超低功耗應用的制造工藝。
超越10nm的臺積電：7nm DUV 和 7nm EUV
如前所述，未來臺積電的7nm工藝將會被應用到數(shù)百家公司的數(shù)以千計的不同的應用之中。
不過，臺積電最初的計劃并不是這樣。臺積電最初為7nm工藝設計了兩個版本：一種是針對高性能應用的7nm工藝，一種是針對移動應用的7nm工藝。但是這兩種工藝都需要采用浸沒式光刻技術和DUV技術。經(jīng)過多次嘗試之后，臺積電最終決定引入更加先進的制造工藝，將EUV技術引入7nm工藝中。這一方法可以說是從GlobalFoundries制造工藝中得到的借鑒。
臺積電的第一代CLN7FF預計將會與2017年第二季度進入試產(chǎn)階段，今年晚些時候可能推出樣片。而大規(guī)模的進行生產(chǎn)則需要等到2018年第二季度。所以，我們?nèi)绻胍诋a(chǎn)品中見到采用7nm工藝的芯片，至少需要等到明年下半年。
CLN7FF工藝將會使得芯片制造上在相同晶體數(shù)量的情況下，整體的體積縮小70%；而在相同的芯片復雜性情況下，將能夠降低60%的功耗或者是增加30%的頻率。
據(jù)了解，臺積電未來推出的第二代7nm工藝(CLN7FF+)，將會引入EUV技術，這就要求開發(fā)生必須針對7nm工藝重新設計更多的EUV生產(chǎn)規(guī)則。改進后的工藝預計可能縮小15~20%左右的晶圓面積，同時能夠提高性能，降低功耗。
此外，與傳統(tǒng)的生產(chǎn)設計工藝相比，使用DUV工具進行設計，能夠極大的縮短生產(chǎn)周期。臺積電第二代7nm工藝(CLN7FF+)預計將于2018年第二季度進行試產(chǎn)，2019年下半年能夠量產(chǎn)面市。
事實上，三大代工廠商在7nm工藝節(jié)點上都將會使用EUV技術。但是ASML和其他EUV設備上想要真的將EUV技術投入商業(yè)應用，至少還需要兩年的時間。
雖然在某些方面EUV可以實現(xiàn)，但是要真的應用還需要等到2019年。臺積電和三星都已經(jīng)在討論第二代EUV工藝了，從目前的情況來看，代工廠商對于EUV廠商的未來的設備進度還是抱有非常大的信心的。
三星10m之后：8nm和6nm
三星的7nm制造技術被認為是該公司首個使用EUV光刻量產(chǎn)節(jié)點。據(jù)報道，量產(chǎn)時間會在2019年或之后，但是試產(chǎn)會在2018年系半年。但是在接下來的幾年，一切會變得更加有趣。因為三星在Roadmap上公布了之前很少被提到的8nm和6nm制程。
三星官方表示，和現(xiàn)有的節(jié)點技術相比，這兩個新技術將會提供更好的擴展性、性能和功耗優(yōu)勢，這就意味著新技術相比三星現(xiàn)在正在使用的14nm和10nm工藝性能更好。最重要的是，三星表示，8nm和6nm節(jié)點會分別繼承現(xiàn)有的10nm和7nm技術的優(yōu)勢。這就意味著8nm在一些關鍵層依舊使用DUV和多次曝光（三次或者四次，但三星方面并沒有確認是否會用四次），而6nm則是三星的第二代EUV技術。
現(xiàn)在關于三星8LPP制造技術，唯一確定的是他們會使用DUV制程技術去縮小晶粒的尺寸（增加晶體管密度），同時擁有比10LPP更好的頻率表現(xiàn)?？紤]到新工藝對前任的技術技術，我們認為8LPP會在2019年帶來更高性能的SoC生產(chǎn)。
由于三星計劃在2018年下半年試產(chǎn)7LPP，但直到2019年下半年前，還是沒辦法實現(xiàn)量產(chǎn)。需要提醒一下，三星現(xiàn)在都是在十月份開始其先進工藝的大規(guī)模量產(chǎn)，那么就意味著我們也許會在2019年秋天看到7LPP的大規(guī)模量產(chǎn)。
8LPP會是三星當年更先進的工藝。三星并沒有提及其6nm工藝的時間線，也沒有透露太多關于此技術的信息。但我們可以肯定的是需要使用ASML的EUV工具（例如NXE:3350B）去處理更多的圖層，以求獲得更好的PPA。而據(jù)我們估計，真正的量產(chǎn)時間會在2020年之后。
在今年三月，三星只是簡單提了10LPU、8LPP和6nm制程，但他們并沒有談及太多技術，甚至連PPA的提升目標也沒有講到。增加了兩個DUV技術節(jié)點（10LPU和8LPP），意味著到2019至2021年間，EUV不會是所有應用的最好選擇，這是非常合乎邏輯的。那么問題來了，我們不知道DUV和EUV在EUV早期應該以一種怎么樣的方式共存。
五月底，三星將會在美國舉辦FAB論壇，屆時我們也許會有更多機會去了解三星在FAB方面的計劃。但我們?nèi)绻氲玫礁嚓P于這些新技術的細節(jié)，也許還需要多等幾個月。
并不是每個人都需要先進工藝：TSMC 22nm ULP、12nm FFC和12nm FCC+
現(xiàn)在，讓我們討論一下那些沒那么先進，但是被銷量巨大的產(chǎn)品所采用的技術。
開發(fā)基于FinFET技術的芯片比平面晶體管貴得多，制造成本會高昂得多。事實上，F(xiàn)inFET也根本不適合那些需要多樣化方案的物聯(lián)網(wǎng)相關芯片開發(fā)者。
GlobalFoundries 和Samsung給他們提供了FD-DOI工藝。這個公司除了有更好的成本優(yōu)勢外，還有其他方面的優(yōu)點。TSMC也打算為這些應用推出一個全新的22nm ULP工藝。
CLN22ULP是該公司28nm HPC+工藝的一個優(yōu)化版本。相比于28nmHPC+，22ULP能降低10%的面積，提升15%的性能，功耗也能降低35%。22ULP是TSMC ULP家族的另一個新成員，這會和GlobalFoundries的22FDX、三星的28nm FD-SOI展開競爭。
接下來就是TSMC的12nm FFC制造技術，這是該公司CLN16FFC工藝的優(yōu)化版本，能降低20%的面積。可以看到的是，能帶來更高的晶體管密度。
CLN12FFC在相同功耗的情況下提供10%的頻率提升；而在時鐘頻率相同的情況下，能帶來25%的功耗減少。從Roadmap我們可以看到，TSMC技術提供一個擁有更低電壓的CLN12FFC，但可能直到2018年或者2019年，都不會實現(xiàn)。（2017-05-08 Anton Shilov 半導體行業(yè)觀察）
三星表示，該公司有超過7萬個晶圓加工過程都采用了第一代10nm FinFET工藝，未來這一數(shù)量還會繼續(xù)增加，同時，三星還公布了未來的即將采用的工藝路線圖。特別是，三星計劃在未來公布三個工藝。目前為止，我們對于這三個工藝均一無所知。
另一方面，臺積電表示采用其第一代10nm工藝的芯片將會很快實現(xiàn)量產(chǎn)。同時，在未來幾年，臺積電將會陸續(xù)推出幾項全新的工藝，這其中就包括將在2019年推出的首款7nm EUV工藝。
10nm: 三星還在不斷推進
眾所周知，2016年11月份，三星已經(jīng)開始將10LPE制造技術應用到其生產(chǎn)的SOC中。這一制造技術與三星之前使用的14LPP工藝相比，將能夠縮小30%的晶片面積，同時能夠降低40%的功耗或者是提高27%的性能（以同樣的能耗）。到目前為止，三星已經(jīng)用該技術加工量超過七萬片晶圓，從這一過程中規(guī)可以大概估算出三星的技術（考慮到10nm的工藝生產(chǎn)周期為90天左右）。
同時，我們應當知道的是，三星目前還沒有推出很多10nm工藝的產(chǎn)品：只有三星自己的Exynos系列和三星為高通代工的835芯片使用了三星的10nm工藝。
除了以上產(chǎn)品之外，三星計劃在2017年底量產(chǎn)采用第二代10nm工藝的芯片，也就是三星所說的10LPP工藝。未來，三星將會在2018年底推出采用第三代10nm工藝的芯片（10LPU）。去年，三星曾表示，10LPP工藝比現(xiàn)有的10LPE工藝提高了10%左右的性能，而10LPU工藝具體細節(jié)目前還一無所知。
但是我們可以肯定的是，10LPU工藝必然在性能，功耗和芯片面積上有所提升，但是具體在哪一方面會有巨大突破，目前還不甚明朗。隨著這一工藝的出現(xiàn)，三星也將會和Intel在14nm上推出三代不同的改進工藝一樣，在10nm上推出三種不同的改進工藝。
不過值得注意的是，三星在14nm上并沒有推出14LPC工藝的產(chǎn)品，那么我們可以猜測，在10nm上，三星也不會推出對應工藝的產(chǎn)品。
這是否意味著，三星推出的10LPU工藝主要針對的是超小型的、超低功耗的應用各種新興應用呢？三星還沒有給出確切的回答。
10nm: 臺積電已經(jīng)準備好了
至于臺積電，其10nm工藝（CLN10FF）已經(jīng)有12和15兩個工廠能夠達到合格要求，其大規(guī)模量產(chǎn)大概時間為2017年下半年。預計未來這兩個工廠每季度能夠生產(chǎn)上萬片芯片。臺積電希望能夠不斷增加產(chǎn)能，計劃在今年出貨40萬片晶圓。
考慮到FinFET技術冗長的生產(chǎn)周期，臺積電想要提高10nm工藝的產(chǎn)能來滿足其主要客戶的芯片需求，還需要很長的產(chǎn)能爬坡時間。那么蘋果如果想要使用采用這一工藝的芯片，為其今年九月或者是十月推出新手iPhone進行大量備貨，在前期還是非常困難的。
CLN10FF技術與CLN16FF+技術相比到底存在多少優(yōu)勢，這個問題在臺積電內(nèi)部已經(jīng)進行過多次討論，該工藝明顯是針對移動設備使用的SOC，而不是為普通芯片廠商準備的。在相同的功率和復雜性上，該工藝能夠提高50%的芯片密度。如果采用同一頻率和復雜性，同時降低40%的功耗，同樣能夠帶來20%的性能提升。
與三星不同的是，臺積電并不打算在10nm工藝上推出多個改進型工藝。臺積電預計在明年直接推出7nm工藝。7nm對于半導體制造工藝來說是非常重要的里程碑，吸引了很多設計者為之努力。
但是，臺積電的野心明顯不止于此，臺積電未來還打算推出多種專門針對超小型和超低功耗應用的制造工藝。
超越10nm的臺積電：7nm DUV 和 7nm EUV
如前所述，未來臺積電的7nm工藝將會被應用到數(shù)百家公司的數(shù)以千計的不同的應用之中。
不過，臺積電最初的計劃并不是這樣。臺積電最初為7nm工藝設計了兩個版本：一種是針對高性能應用的7nm工藝，一種是針對移動應用的7nm工藝。但是這兩種工藝都需要采用浸沒式光刻技術和DUV技術。經(jīng)過多次嘗試之后，臺積電最終決定引入更加先進的制造工藝，將EUV技術引入7nm工藝中。這一方法可以說是從GlobalFoundries制造工藝中得到的借鑒。
臺積電的第一代CLN7FF預計將會與2017年第二季度進入試產(chǎn)階段，今年晚些時候可能推出樣片。而大規(guī)模的進行生產(chǎn)則需要等到2018年第二季度。所以，我們?nèi)绻胍诋a(chǎn)品中見到采用7nm工藝的芯片，至少需要等到明年下半年。
CLN7FF工藝將會使得芯片制造上在相同晶體數(shù)量的情況下，整體的體積縮小70%；而在相同的芯片復雜性情況下，將能夠降低60%的功耗或者是增加30%的頻率。
據(jù)了解，臺積電未來推出的第二代7nm工藝(CLN7FF+)，將會引入EUV技術，這就要求開發(fā)生必須針對7nm工藝重新設計更多的EUV生產(chǎn)規(guī)則。改進后的工藝預計可能縮小15~20%左右的晶圓面積，同時能夠提高性能，降低功耗。
此外，與傳統(tǒng)的生產(chǎn)設計工藝相比，使用DUV工具進行設計，能夠極大的縮短生產(chǎn)周期。臺積電第二代7nm工藝(CLN7FF+)預計將于2018年第二季度進行試產(chǎn)，2019年下半年能夠量產(chǎn)面市。
事實上，三大代工廠商在7nm工藝節(jié)點上都將會使用EUV技術。但是ASML和其他EUV設備上想要真的將EUV技術投入商業(yè)應用，至少還需要兩年的時間。
雖然在某些方面EUV可以實現(xiàn)，但是要真的應用還需要等到2019年。臺積電和三星都已經(jīng)在討論第二代EUV工藝了，從目前的情況來看，代工廠商對于EUV廠商的未來的設備進度還是抱有非常大的信心的。
三星10m之后：8nm和6nm
三星的7nm制造技術被認為是該公司首個使用EUV光刻量產(chǎn)節(jié)點。據(jù)報道，量產(chǎn)時間會在2019年或之后，但是試產(chǎn)會在2018年系半年。但是在接下來的幾年，一切會變得更加有趣。因為三星在Roadmap上公布了之前很少被提到的8nm和6nm制程。
三星官方表示，和現(xiàn)有的節(jié)點技術相比，這兩個新技術將會提供更好的擴展性、性能和功耗優(yōu)勢，這就意味著新技術相比三星現(xiàn)在正在使用的14nm和10nm工藝性能更好。最重要的是，三星表示，8nm和6nm節(jié)點會分別繼承現(xiàn)有的10nm和7nm技術的優(yōu)勢。這就意味著8nm在一些關鍵層依舊使用DUV和多次曝光（三次或者四次，但三星方面并沒有確認是否會用四次），而6nm則是三星的第二代EUV技術。
現(xiàn)在關于三星8LPP制造技術，唯一確定的是他們會使用DUV制程技術去縮小晶粒的尺寸（增加晶體管密度），同時擁有比10LPP更好的頻率表現(xiàn)?？紤]到新工藝對前任的技術技術，我們認為8LPP會在2019年帶來更高性能的SoC生產(chǎn)。
由于三星計劃在2018年下半年試產(chǎn)7LPP，但直到2019年下半年前，還是沒辦法實現(xiàn)量產(chǎn)。需要提醒一下，三星現(xiàn)在都是在十月份開始其先進工藝的大規(guī)模量產(chǎn)，那么就意味著我們也許會在2019年秋天看到7LPP的大規(guī)模量產(chǎn)。
8LPP會是三星當年更先進的工藝。三星并沒有提及其6nm工藝的時間線，也沒有透露太多關于此技術的信息。但我們可以肯定的是需要使用ASML的EUV工具（例如NXE:3350B）去處理更多的圖層，以求獲得更好的PPA。而據(jù)我們估計，真正的量產(chǎn)時間會在2020年之后。
在今年三月，三星只是簡單提了10LPU、8LPP和6nm制程，但他們并沒有談及太多技術，甚至連PPA的提升目標也沒有講到。增加了兩個DUV技術節(jié)點（10LPU和8LPP），意味著到2019至2021年間，EUV不會是所有應用的最好選擇，這是非常合乎邏輯的。那么問題來了，我們不知道DUV和EUV在EUV早期應該以一種怎么樣的方式共存。
五月底，三星將會在美國舉辦FAB論壇，屆時我們也許會有更多機會去了解三星在FAB方面的計劃。但我們?nèi)绻氲玫礁嚓P于這些新技術的細節(jié)，也許還需要多等幾個月。
并不是每個人都需要先進工藝：TSMC 22nm ULP、12nm FFC和12nm FCC+
現(xiàn)在，讓我們討論一下那些沒那么先進，但是被銷量巨大的產(chǎn)品所采用的技術。
開發(fā)基于FinFET技術的芯片比平面晶體管貴得多，制造成本會高昂得多。事實上，F(xiàn)inFET也根本不適合那些需要多樣化方案的物聯(lián)網(wǎng)相關芯片開發(fā)者。
GlobalFoundries 和Samsung給他們提供了FD-DOI工藝。這個公司除了有更好的成本優(yōu)勢外，還有其他方面的優(yōu)點。TSMC也打算為這些應用推出一個全新的22nm ULP工藝。
CLN22ULP是該公司28nm HPC+工藝的一個優(yōu)化版本。相比于28nmHPC+，22ULP能降低10%的面積，提升15%的性能，功耗也能降低35%。22ULP是TSMC ULP家族的另一個新成員，這會和GlobalFoundries的22FDX、三星的28nm FD-SOI展開競爭。
接下來就是TSMC的12nm FFC制造技術，這是該公司CLN16FFC工藝的優(yōu)化版本，能降低20%的面積。可以看到的是，能帶來更高的晶體管密度。
CLN12FFC在相同功耗的情況下提供10%的頻率提升；而在時鐘頻率相同的情況下，能帶來25%的功耗減少。從Roadmap我們可以看到，TSMC技術提供一個擁有更低電壓的CLN12FFC，但可能直到2018年或者2019年，都不會實現(xiàn)。（2017-05-08 Anton Shilov 半導體行業(yè)觀察）
